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IDT71V3557, IDT71V3559, 128K x 36, 256K x 18, 3.3V Synchronous SRAMs with
ZBT? Feature, 3.3V I/O, Burst Counter, and Flow-Through Outputs Commercial and Industrial Temperature Ranges
Pin Configuration ? 128K x 36, 119 BGA
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I/O 29
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NC
A 6
CE 2
A 7
I/O P3
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V DD
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I/O P4
A 5
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A 3
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V SS
V SS
V SS
BW 3
V SS
V DD(2)
V SS
BW 4
V SS
V SS
V SS
LBO
NC(3)
ADV/ LD
V DD
NC
CE 1
OE
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R/ W
V DD
CLK
NC
CEN
A 1
A 0
V DD
A 8
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A 12
V SS
V SS
V SS
BW 2
V SS
V SS(1)
V SS
BW 1
V SS
V SS
V SS
V SS(1)
A 16
CE 2
A 15
I/O P2
I/O 13
I/O 12
I/O 11
I/O 9
V DD
I/O 6
I/O 4
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I/O 2
I/O P1
A 13
V DDQ
NC
NC
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I/O 14
V DDQ
I/O 10
I/O 8
V DDQ
I/O 7
I/O 5
V DDQ
I/O 1
I/O 0
NC
T
U
NC
V DDQ
NC
NC/TMS (4)
A 10
NC/TDI (4)
A 11
NC/TCK (4)
A 14
NC/TDO (4)
NC
NC/ TRST (4,5)
NC/ZZ (6)
V DDQ
,
Top View
Pin Configuration - 256K x 18, 119 BGA
5282 drw 13A
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I/O 8
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I/O 11
V DDQ
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NC
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I/O P2
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V SS
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BW 2
V SS
V DD(2)
V SS
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V SS
V SS
V SS
LBO
NC(3)
ADV/ LD
V DD
NC
CE 1
OE
NC(3)
R/ W
V DD
CLK
NC
CEN
A 1
A 0
V DD
A 8
A 9
A 13
V SS
V SS
V SS
V SS
V SS
V SS(1)
V SS
BW 1
V SS
V SS
V SS
V SS(1)
A 16
CE 2
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I/O P1
NC
I/O 6
NC
I/O 4
V DD
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I/O 2
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I/O 1
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A 12
V DDQ
NC
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I/O 7
V DDQ
I/O 5
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V DDQ
I/O 3
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V DDQ
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NC
T
U
NC
V DDQ
A 10
NC/TMS (4)
A 15
NC/TDI (4)
NC A 14 A 11 NC/ZZ (6)
NC/TCK (4) NC/TDO (4) NC/TRST (4,5) V DDQ
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5282 drw 13B
Top View
NOTES:
1. R5 and J5 do not have to be directly connected to V SS as long as the input voltage is < V IL.
2. J3 does not have to be directly connected directly to V DD as long as the input voltage is ≥ V IH .
3. G4 and A4 are reserved for future 8M and 16M respectively.
4. These pins are NC for the "S" version and the JTAG signal listed for the "SA" version.
5. TRST is offered as an optional JTAG reset if requested in the application. If not needed, can be left floating and will internally be pulled to V DD.
6. Pin T7 supports ZZ (sleep mode) for the latest die revisions.
7
6.42
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